Formal Models of Integrated Circuits for Transistor Level Electrical Verification (2025)
[manuscript,
slides]
Conducted in 2022–2025 at
LIP,
Verimag, and
Aniah,
and supervised by Matthieu Moy, Pascal Raymond, Mehdi Khosravian, and Bruno Ferres.
Jury
- Emmanuelle Encrenaz, Professeure, Sorbonne Université, LIP6, Rapporteure
- Katell Morin-Allory, Professeure, Grenoble INP, TIMA, Rapporteure
- Arnaud Virazel, Professeur, Université de Montpellier, LIRMM, Examinateur
- Lars Hedrich, Professeur, Goethe-Universität, Institut für Informatik, Examinateur
- Xavier Urbain, Professeur, Université Claude Bernard Lyon 1, LIRIS, Président
- Matthieu Moy, Maître de Conférences, Université Claude Bernard Lyon 1, LIP, Directeur de thèse
- Pascal Raymond, Chargé de Recherche, CNRS, Verimag, Co-encadrant de thèse
- Bruno Ferres, Maître de Conférences, Université Grenoble Alpes, Verimag, Co-encadrant de thèse
- Mehdi Khosravian, Ingénieur de Recherche, Aniah, Co-encadrant de thèse